秦国识积

写在前面侧边栏单向历小工具是本人在之前使用wordpress的argon主题的时候，在argon作者本人的博客发现的一款挺文艺风的小工具，关于在wordpress上利用反代获取图片的方案本人已经写过教程（详见单向历小工具的实现（反代） | 秦国识积 (ezcoder.top)） 添加组件教程添加教程参考官方博客自定義側邊欄 | Butterfly 自定义html按照如下格式书写 1<a href="https://cdn.jsdelivr.net/gh/Destiny12138/MyPic/tuchuang/cos_calendar.jpg" data-fancybox="gallery" data-caption="" data-thumb="https://cdn.jsdelivr.net/gh/Destiny12138/MyPic/tuchuang/cos_calendar.jpg"><img class="image ows-calendar" style=&q ...

写在前面最近迁移博客到了hexo平台，在各位大佬的博客里寻找各种美化、自定义教程，偶然间发现有位大佬的博客上有个侧边栏，鼠标悬停弹出，移出鼠标自动收回，感觉很不错，非常适合容纳我喜欢的摸鱼日历图片，于是乎各种寻找解决方法，奈何这位大佬并没有做教程，所以只能去寻找替代方案 这是大佬的博客 轻笑Chuckle 这是收回的效果 这是展开的效果 查询资料经过不断的搜索->获得新的关键词->再搜索->尝试仿写->……循环一天之后，终于找到一篇很符合我需求效果的教程 鼠标滑过侧边弹出内容（JS） - tyouu - 博客园 (cnblogs.com) 这已经非常接近我想要的效果了，只要把分享二字换成一个svg图片，然后把左面的div里面加上一个img标签，调整下高度等样式，基本就可以实现了 踩坑记录但这个教程做的是在左侧弹出，而我想要在右侧弹出，正想着这不是只要把所有left改成right就可以了吗的时候，发现这个弹出的js方法使用了offsetLeft 这个属性来记录左侧边距，然而在js里是没有 offsetRight这个属性的，所以必须另寻他 ...

编程实现 DTFT 12345678function [Xejw]=dtft(xn,w)N=length(xn);X=0;for i=1:N X=xn(i)*exp(-j*w*(i-1))+X;endXejw=X; 编程实现 DFT 123456789101112131415function [Xk]=dft(xn, N)l=length(xn);if l<N xn=[xn,zeros(1,N-l)];endXk=zeros(1,N);k=zeros(1,N);for i=1:N k(i)=i-1;endfor i=1:N Xk=Xk+xn(i)*exp(-j*2*pi/N*(i-1)*k);end 调用上述 dtft 函数计算序列x(n)=R4(n)的DTFT，给出其X(ⅇ^jw )~ω_k幅频特性图，要求频谱分析的范围为0-6π，横坐标对π进行归一化为ω/π，即幅频特性绘制语句为：plot(w/pi,abs(Xejw)) 123456789101112131415161718192021222324clc,clear,close ...

问题描述将时分秒计时器，变成可调的计时器。可以分别对小时、分、秒设定初始值。 设定的方法可以采用，从外部输入一个值，比如小时可以从5开始；也可以通过按键把小时当前的值增加或者减少来实现值的调整 Verilog代码主模块调整方式使用增减调节 123456789101112131415161718192021222324252627282930313233343536373839404142434445464748495051525354555657585960616263646566676869707172737475767778798081828384858687888990919293949596979899100101102103104105106107108109110111112113114115116117118119120121122123124125126127128129130131132133module clock2(clk50,key,reset,clk1,out5,out4,out3,out2,out1,out0,flagclk,up,down); inp ...

问题描述计时器：在6个七段管上分别显示 小时（0-23或11）、分（0-59）、秒（0-59），各占2个管。外部时钟50Mhz。可以用按键来产生一个复位信号key，当按键按下立刻（异步）将时间复位成0小时、0分、0秒重新开始计时 Verilog代码主模块123456789101112131415161718192021222324252627282930313233343536373839404142434445464748495051525354555657585960616263646566676869707172737475767778module clock(clk50,key,reset,clk1,out5,out4,out3,out2,out1,out0); input clk50,key,reset; output clk1; output reg [6:0] out5=0; // 时_十位 output reg [6:0] out4=0; // 时_个位 output reg [6:0] out3=0; ...

问题描述字符移位：在8个7段管上显示HELLO_ _ _(可以显示下划线或不亮也可)，每隔1秒钟，字符序列左移或右移一个七段管的位置。系统外部时钟50Mhz。左/右移位可以通过一个波动开关sw0来控制。 Verilog代码主模块123456789101112131415161718192021222324252627282930313233343536373839module shift(clk50,sw0,reset,clk1,out0,out1,out2,out3,out4,out5,out6,out7); input clk50,sw0,reset; output wire clk1; output reg[6:0] out0=7'b1110110; //显示H output reg[6:0] out1=7'b1111001; //显示E output reg[6:0] out2=7'b0111000; //显示L output reg[6:0] out3=7'b0111000; //显示L ...

Markdown是一种轻量级标记语言，排版语法简洁，让人们更多地关注内容本身而非排版。它使用易读易写的纯文本格式编写文档，可与HTML混编，可导出 HTML、PDF 以及本身的 .md 格式的文件。因简洁、高效、易读、易写，Markdown被大量使用，如Github、Wikipedia、简书等。 如果wordpress想要使用wordpress编辑器，可以安装Editor.md这个插件 ps：在wordpress中的显示效果很大程度取决于使用的主题，我这个主题有些效果显示不出来 使用#号创建标题，数量代表等级 # 一级标题二级标题三级标题 使用*号创建无序列表，使用数字开头加.创建有序列表 列表1 列表2 列表3 列表1 列表2 列表3 用一对*号标记斜体 斜体 用一对**号标记粗体 粗体 斜体加粗使用一对三个*号 斜体加粗 使用连续三个***创建一条分割线 使用一对\\标记删除线 这是删除线 使用一对等号标记高亮 这是高亮文本 使用一对``来创建一行代码 print("hello world") 如果要创建多行代码，可以 ...

第四轮学科评估结果本一级学科中，全国具有“博士授权”的高校共64所，本次参评61所；部分具有“硕士授权”的高校也参加了评估；参评高校共计137所（注：评估结果相同的高校排序不分先后，按学校代码排列)。 学校代码 学校名称 评选结果 10013 北京邮电大学 A+ 10614 电子科技大学 A+ 10003 清华大学 A 10248 上海交通大学 A 10701 西安电子科技大学 A 90002 国防科技大学 A 10004 北京交通大学 A- 10006 北京航空航天大学 A- 10007 北京理工大学 A- 10213 哈尔滨工业大学 A- 10286 东南大学 A- 90005 解放军信息工程大学 A- 90006 解放军理工大学 A- 10001 北京大学 B+ 10056 天津大学 B+ 10141 大连理工大学 B+ 10217 哈尔滨工程大学 B+ 10293 南京邮电大学 B+ 10335 浙江大学 B+ 10358 中国科学技术大学 B+ 10487 华中科技大学 B+ 10 ...

问题描述将8个拨动开关作为8位并行输入，即对应数码为0000_0000—1111_1111,十进制数值为0-255，将编码对应的十进制数值显示在三个七段管上。比如若输入1000_0100对应十进制数为132，则在三个七段上显示1、3、2数字。建议七段管显示译码电路设计成模块，主模块采用模块调用的方式实现3个七段管的驱动。 verilog代码（task方式）12345678910111213141516171819202122232425262728293031323334353637383940414243444546474849505152module bcdto7(bin,out1,out2,out3); input [7:0] bin; // 8路输入，高电平1为有效电平 output reg[6:0] out1; //个位的数码管 output reg[6:0] out2; // 十位的数码管 output reg[6:0] out3; // 百位的数码管 wire[3:0] bai; wire[3:0] shi; w ...

问题描述74LS148是带有扩展功能的8-3线优先编码器，它有8个信号输入端，3个二进制码输出端（0-7），一个输入使能端（EI），一个选通输出端（EO）和一个扩展端（GS）。使能端为“0”时，该芯片被选中，否则不被选中。选通输出端和扩展端主要用于功能扩展。 74LS148真值表 0－7 编码输入端(低电平有效) A0、A1、A2 三位二进制编码输出信号即编码 输 出 端(低电平有效) GS 片优先编码输出端即宽展端(低电平有效) EO 选通输出端，即使能输出端 verilog代码12345678910111213141516171819202122232425262728293031323334module code83(in8,out3,EI,GS,EO);input[7:0] in8;input EI;output reg[2:0] out3;output reg GS;output reg EO;always@(in8,EI)beginout3=3'b111;EO=1;GS=1;if(~EI)beginGS=0;case(in8)8'b11111111:b ...